Ich werde deine digitale IP mit SystemVerilog und UVM verifizieren

Bist du auf der Suche nach einem erfahrenen Digital Verification Engineer, der ein robustes, skalierbares und wiederverwendbares UVM (Universal Verification Methodology)-Testbench für deine IP entwickelt? Ich spezialisiere mich darauf, komplette Verifikationsumgebungen von Grund auf neu aufzubauen, um 100% Funktions- und Code-Abdeckung zu erreichen.

Was ich für deine IP tun kann:

• Architektur & Planung: Überblick über deine Design-Spezifikationen und Erstellung eines umfassenden Verifikationsplans (vplan).
• Testbench-Entwicklung: Aufbau kompletter UVM-Testbenches inklusive Factory Overrides, Konfigurationen, Umgebungen, Agents, Drivers, Sequencers und Monitors.
• Scoreboards & Predictors: Implementierung von Datenintegritäts-Scoreboards und verhaltensbasierten Modellen zur Verfolgung der Transaktionsgenauigkeit.
• Assertions (SVA): Schreiben von SystemVerilog Assertions, um Protokollverletzungen an der Schnittstelle zu erfassen.
• Coverage Driven Verification (CDV): Entwurf funktionaler Coverage-Gruppen (Covergroups) und Cross-Coverage-Ziele.
• Debugging: Analyse von Wellenformen (FSDB/VCD) mit Tools wie Verdi oder Questa, um RTL-Bugs und Constraint-Probleme zu beheben.

Protokolle & Schnittstellen, mit denen ich arbeite:

• Bus-Protokolle: AMBA (AXI4, AXI-Lite, AHB, APB)
• Serielle Schnittstellen: UART, SPI, I2C, I3C