Ich schreibe SystemVerilog, Verilog-Testbenches und verifiziere dein RTL-Design

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Hasnat S

Pakistan

Ich spreche Urdu, Englisch

RTL-Design-Verifikationsingenieur

Ich bin ein Digital-Design-Ingenieur mit praktischer Erfahrung in vollcustom RTL, Verifikation und FPGA-Integration. Ich spezialisiere mich auf Architektur, selbstüberprüfende Testbenches und Timing-A...
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Über diesen Service

Hast du RTL, das eine echte Verifikation braucht, nicht nur eine schnelle Simulation? Ich schreibe selbstüberprüfende Testbenches und Verifikationsumgebungen in Verilog/SystemVerilog, die Fehler finden sollen, nicht nur den Happy Path bestätigen.

So arbeite ich:

Testbenches vergleichen automatisch mit erwarteten Ergebnissen, nicht nur per Augenschein in einem Wellenform-Viewer. Bei arithmetischen oder datenpfadintensiven Modulen überprüfe ich gegen ein unabhängiges Referenzmodell (meist Python), um echtes Vertrauen in die Korrektheit der Logik zu haben.

Aktuelle Arbeiten:

CPU-Kern verifiziert anhand eines branchenüblichen Funktionstests (alle Opcodes, Adressierungsmodi, Interrupts)

Hardware-Beschleuniger verifiziert anhand eines Python-Golden-Modells, 896/896 Operationen übereinstimmend

Schnittstellen-/Protokoll-Module getestet mit Loopback und absichtlicher Fehlerinjektion

Ich kann Repos und Ergebnisse vor deiner Bestellung teilen.

Gut geeignet für:

  • RTL, das eine unabhängige Testbench braucht
  • Coverage- und Edge-Case-Tests über die Grundtests hinaus
  • Verifikations-Sanity-Check vor Synthese/Tapeout
  • Akademische oder persönliche Projekte, die echte Strenge erfordern

Tools: ModelSim/Questa, Verilator, Python, grundlegendes SVA/formal (SymbiYosys)

Unsicher, welches Paket passt? Schick dein RTL und das gewünschte Verhalten, ich schätze den Umfang gern ein.

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Plattform:

FPGA

Expertise:

Debuggen

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SoC-Optimierung

•

Im Test

•

AI

•

Programmierung

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