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Ich entwerfe ein benutzerdefiniertes UART, SPI oder I2C Interface in Verilog oder SystemVerilog
RTL-Design-Verifikationsingenieur
Ich bin ein Digital-Design-Ingenieur mit praktischer Erfahrung in vollcustom RTL, Verifikation und FPGA-Integration. Ich spezialisiere mich auf Architektur, selbstüberprüfende Testbenches und Timing-A...
Über diesen Service
Benutzerdefiniertes UART / SPI / I2C Interface Design in Verilog, simulationgeprüftes RTL
Suchst du nach einem zuverlässigen Kommunikationsinterface für dein FPGA- oder Digitaldesign-Projekt? Ich entwerfe und verifiziere Protokollmodule in Verilog/SystemVerilog, die in echter Hardware funktionieren, nicht nur in einer schnellen Simulation gut aussehen.
Jedes Modul erhält sauberes, kommentiertes RTL und einen Selbsttestbench mit Nachweis der korrekten Funktion vor der Lieferung. Wenn dein Design mehrere Taktdomänen umfasst, kümmere ich mich ordnungsgemäß mit Gray-Code-Pointern und Synchronisatoren, keine Abkürzungen, die später Probleme verursachen.
Aktuelle Arbeiten:
Konfigurierbarer Baud UART mit asynchronen FIFOs, verifiziert durch Loopback- und Fehlerinjektionstests, keine Timing-Verletzungen auf echter FPGA-Hardware
AXI-integrierter Hardware-Beschleuniger, verifiziert gegen ein unabhängiges Referenzmodell
Vollständiges CPU-/Systemdesign, verifiziert anhand eines branchenüblichen Test-Suites
Ich kann Repos, Waveforms und Verifikationsergebnisse vor deiner Bestellung teilen, damit du genau weißt, was du bekommst.
Geeignet für:
- Hinzufügen eines UART/SPI/I2C-Interfaces zu einem FPGA-Design
- Ein eigenständiger, wiederverwendbarer IP-Block
- Taktdomänen-sicherer FIFO- oder Bus-Arbeit
- Testbench-Erstellung für dein eigenes RTL
Tools: Vivado, Quartus, ModelSim/Verilator, Py
Plattform:
FPGA
