Ich werde System-Verilog-Codierung für FPGA und ASIC durchführen

Hallo! Vielen Dank für Ihren Besuch bei meinem Gig.

Ich übersetze Ihre Designspezifikation mit HDL Verilog/System Verilog in RTL, um FPGAs zu programmieren oder ASIC zu entwerfen. Ich kann die Funktionalität Ihres Verilog-Codes überprüfen, ihn debuggen und eine Abdeckungsanalyse durchführen, einschließlich:

• Code (Block, Ausdruck, Umschalten)
• FSM
• Funktional

Ich kann das Projekt mit verschiedenen Protokollen entwerfen (z. B. SPI) und kann auf jeder Ebene entwerfen, zum Beispiel ALU, Addierer, Multiplikatoren, Algorithmen usw. Zu meinen Dienstleistungen gehören:

• Blockschaltbild
• RTL-Design
• Verilog HDL/System Verilog
• Prüfstand
• Simulationen
• Überprüfung
• FPGA
• Logiksynthese
• Physisches Design einschließlich Layout
• Abdeckungsanalyse
• SVA (System Verilog Assertions)
• Überprüfung der Netzliste

Werkzeuge, die ich verwende:

• Xilinx Vivado
• Xilinx ISE
• Prägnant/Xcelium/VCS
• Modelsim
• Gattung
• Innovus
• Virtuose
• Openlane
• Iverilog

Hinweis: Wenn Ihr Projekt komplex ist, bitten wir Sie, mich vor Auftragserteilung zu kontaktieren, damit wir vor Auftragserteilung die Designspezifikationen vereinbaren und festlegen können.