Ich führe individuelles RTL-Design und SystemVerilog-Überprüfung durch

Hochleistungs-FPGA-Design & AI-Beschleunigung

Hast du Schwierigkeiten mit hoher Latenz bei deinen AI-Modellen? Oder hast du vielleicht Timing-Closure-Probleme in deinem aktuellen RTL? Ich spezialisiere mich darauf, komplexe Algorithmen in optimierte Hardware-Architekturen umzuwandeln.

Was ich anbiete:

• Individuelles RTL-Design: Sauberer, synthesefähiger Verilog/SystemVerilog, maßgeschneidert für Xilinx (Vivado/ISE) oder Intel (Quartus).
• AI/ML an der Edge: Ich spezialisiere mich auf Hardware-Beschleuniger für CNNs, YOLO und DSP-Algorithmen, optimiert für Durchsatz und Ressourcennutzung (LUTs/DSPs).
• Verifikation: Robuste Testbänke mit Selbstüberprüfung, um "First-Time-Right"-Hardware zu gewährleisten.
• AXI-Interface: Expertise in AXI4, AXI-Lite und AXI-Stream für nahtlose SoC-Integration (Zynq/UltraScale+).

Tools, die ich verwende:

• Xilinx Vivado / ISE / Vitis
• ModelSim / QuestaSim
• MATLAB/Simulink

Lieferumfang:

1. Vollständig kommentierter RTL-Quellcode.
2. Testbench & Simulationswellenformen.
3. Ressourcennutzung & Timing-Berichte.
4. (Optional) Python/C++-Treiber für Hardware-Tests.

Bitte kontaktiere mich, bevor du eine Bestellung aufgibst, um deine Architektur und Einschränkungen zu besprechen!