Ich werde einen SystemVerilog UVM-Testbench für dein RTL-Design entwickeln

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Vasu A

Indien

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Design Verification Ingenieur

Ich bin ein Design Verification Engineer mit umfangreicher Erfahrung in SoC- und IP-Level-Verifikation mit SystemVerilog und UVM. Ich spezialisiere mich auf AMBA-Protokolle, funktionale Abdeckung und ...
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Über diesen Service

Ich helfe dir, dein Verilog/SystemVerilog RTL-Design mit einem strukturierten SystemVerilog UVM-Testbench zu verifizieren.

Ich kann Verifizierungsumgebungen für IPs und Module entwickeln oder verbessern, indem ich wiederverwendbare UVM-Komponenten wie:

  • Sequenzen und Transaktionsklassen
  • Treiber, Monitore und Agenten
  • Scoreboards und Referenzmodelle
  • Konstraint-basierte Zufallstests und gezielte Testfälle
  • SystemVerilog Assertions (SVA)
  • Funktionale Abdeckung und Abdeckungsberichte
  • Debug-Unterstützung bei Simulationfehlern und Mismatches

Ich kann gängige Protokolle wie AXI, AXI-Lite, APB, AHB, AXI-Stream, I2C sowie benutzerdefinierte RTL-Schnittstellen unterstützen.

Bitte teile mir deine RTL-Dateien, Schnittstellen-/Protokoll-Details, erwartetes Verhalten, Simulator-/Tool-Präferenzen und vorhandenen Testbench-Code vor der Bestellung mit. Für komplexe IPs, Multi-Interface-Designs oder SoC-Verification kontaktiere mich bitte zuerst für ein individuelles Angebot.

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develop a systemverilog uvm testbench for your rtl design
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develop a systemverilog uvm testbench for your rtl design

Plattform:

FPGA

Expertise:

SoC-Optimierung

•

Mikrocontroller

•

Robotertechnik

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