Ich entwerfe und setze ein FPGA-Projekt mit Verilog und VHDL um

Hallo,

Ich bin FPGA- und RTL-Design-Ingenieur mit 3 Jahren Industrieerfahrung in der Entwicklung und Implementierung kompletter digitaler Systeme auf Xilinx- und Altera-Plattformen, darunter Kintex UltraScale+, Nexys A7, ZedBoard und Spartan-6.

Was ich für dich entwerfen und liefern werde:

RTL-Design und Implementierung

• Verilog- und VHDL-Modul-Design
• Parametrisierte und wiederverwendbare Architektur
• Pipelining und Timing-Optimierung
• Clock-Domain-Crossing und CDC-Handling
• Ressourcenoptimierung
• Gleitkomma-Fast-Addierer und Multiplizierer

Protokoll- und Schnittstellen-Implementierung

• UART, SPI, MIPI CSI-2, PCIE
• AXI4 und AXI-Lite
• DMA-basierte Datenübertragung

Verifikation und Test

• Testbench-Entwicklung
• Simulationswellenformen und Ergebnisse
• Python-Co-Simulation und Validierung des Golden Models

FPGA-Plattformen, an denen ich arbeite:

• Xilinx: Kintex UltraScale+, Nexys A7, ZedBoard, Spartan-6
• Altera: DE1-SoC
• Tools: Vivado, Quartus Prime, Xilinx ISE

Warum du mit mir zusammenarbeitest:

Kundenzufriedenheit hat für mich oberste Priorität

• Sauberes, dokumentiertes und synthesefähiges RTL
• Timing-Abschluss garantiert
• Überarbeitungen, bis du zufrieden bist

Schreib mir vor deiner Bestellung, damit wir deine Anforderungen besprechen und den besten Plan für dein Projekt festlegen können