Ich entwerfe und debugge Verilog RTL für FPGA-Projekte

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VLSI Design Ingenieur

Ich bin angehender VLSI-Design-Ingenieur mit fundiertem Wissen in Digital Logic, Verilog HDL, VHDL und FPGA-Prototyping. Ich habe praktische Erfahrung mit AMBA-Protokollen, IP-Integration, HLS und Har...

Über diesen Service

Ich entwerfe Verilog RTL, FPGA-Module und digitale Logikschaltungen

Braucht du Hilfe bei Verilog HDL, RTL-Design, FPGA-Projekten oder digitaler Logiksimulation? Ich kann dir dabei helfen, saubere und synthesefähige Verilog/SystemVerilog-Designs basierend auf deinen Anforderungen zu entwickeln.

Was ich anbieten kann:

Verilog/SystemVerilog RTL-Design
Kombinatorische und sequentielle Logik
FSM-Design
Zähler, Register, Schieberegister und Multiplexer
UART und grundlegende Kommunikationsmodule
Digitale Logikmodule
Testbench-Entwicklung
Funktionale Simulation und Wellenform-Überprüfung
RTL-Debugging und Korrekturen
Grundlegende FPGA-orientierte Designs
Quellcode und Dokumentation

Tools, mit denen ich arbeiten kann:

Xilinx Vivado
Intel Quartus Prime
ModelSim
Verilog HDL
SystemVerilog

Was du bekommst:

Synthesefähiger RTL-Quellcode
Testbench, falls erforderlich
Simulationsergebnisse/Wellenformen
Klare und strukturierte Codes
Dokumentation entsprechend dem gewählten Paket

Bitte kontaktiere mich vor der Bestellung, wenn dein Projekt spezielle Anforderungen oder mehrere Module hat. Das hilft mir, den Umfang zu verstehen und das passende Paket auszuwählen.

Lass uns dein RTL-Design erstellen und verifizieren!