Ich entwerfe FPGA RTL in Verilog VHDL mit Vivado und Quartus

Benötigst du sauberen, synthesefähigen FPGA-Hardware, die in Silizium tatsächlich funktioniert und nicht nur in der Simulation? Ich entwerfe und implementiere RTL für FPGA- und ASIC-Projekte mit Verilog, VHDL und SystemVerilog, targeting Xilinx- und Intel/Altera-Geräte über Vivado, Vitis und Quartus Prime.

Was du bekommst:

- Synthesefähiges RTL (Verilog / VHDL / SystemVerilog) nach deinen Spezifikationen

- Testbench und Simulation in ModelSim / Vivado Simulator mit Wellenform-Überprüfung

- Timing-geschlossenes, constraints-gesteuertes Design (XDC/SDC)

- Klare Dokumentation: Blockdiagramm, Portliste, Timing-Hinweise

- Unterstützung für gängige IPs: UART, SPI, I2C, FIFO, VGA, DMA, AXI-basierte Schnittstellen

Warum mit mir arbeiten:

Ich konzentriere mich auf Designs, die Timing bestehen und das Verhalten echter Hardware widerspiegeln, nicht nur Code, der in der Testbench korrekt aussieht. Jede Lieferung enthält Simulationsergebnisse, damit du vor der Abnahme überprüfen kannst.

So funktioniert es:

1. Schick mir deine Spezifikation, das Datenblatt oder bestehenden Code

2. Ich bestätige Umfang, Board/Device-Ziel und Taktbeschränkungen

3. RTL + Testbench mit Simulationsergebnissen geliefert

4. Überarbeitungen, bis es deinen Anforderungen entspricht

Schreib mir vor der Bestellung, wenn dein Projekt ein spezielles Device, Board oder IP benötigt, das nicht in den Paketen aufgeführt ist.