Ich werde RISC-V Prozessoren in Verilog VHDL entwerfen und simulieren

Hast du Schwierigkeiten mit einer Verilog-, VHDL- oder RISC-V-Prozessoraufgabe oder -projekt? Ich entwerfe, simuliere und dokumentiere es für dich sauber, funktionstüchtig und schnell geliefert.

Ich bin Student der Computertechnik (GIKI) und arbeite derzeit als AI Computer Architecture Engineer. Ich habe praktische Erfahrung im Bau von RISC-V Prozessoren von Grund auf: Single-Cycle, 5-stufig pipelined und benutzerdefinierte Befehlssatz-Erweiterungen (CFU/MAC Einheiten) auf echten FPGA-Hardware (Xilinx Vivado, Nexys A7).

Was ich dir helfen kann:

• Verilog / VHDL Module (ALU, FSM, Decoder, Zähler usw.)
• RISC-V Prozessor-Design (Single-Cycle, pipelined, benutzerdefinierter ISA)
• Testbänke + Simulationswellenformen (Vivado, Verilator)
• Uni-Laboraufgaben & FYP/Capstone-Unterstützung
• Klare Dokumentation, damit du deinen eigenen Code verstehst

Warum mit mir arbeiten:

• Schnelle Lieferung (2 Tage bei Basic)
• Echte FPGA- und Branchenerfahrung, nicht nur Theorie
• Sauberer, gut kommentierter Code, den du in deiner Viva/Präsentation erklären kannst

Schreib mir vor der Bestellung deine Anforderungen, damit ich den Umfang und den Zeitplan bestätigen kann.