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Ich werde dein Verilog RTL Modul mit Testbench entwerfen und simulieren
Elektronikingenieur mit Expertise in RTL Circuit Sim und PCB Design
Elektronikingenieur-Student (Instrumentation & Controls, NSUT) mit praktischer Erfahrung im RTL-Design (Verilog: FIFO, FSM), analoger Schaltungssimulation (LTspice, QUCS — RC, Operationsverstärker, Fi...
Über diesen Service
Ich helfe dir beim Entwerfen, Debuggen oder Verifizieren kleiner bis mittelgroßer digitaler Logikmodule in Verilog, wie FIFOs, FSMs, Zähler, ALUs und ähnliche RTL-Blöcke. Ich schreibe sauberen, synthesefähigen RTL-Code zusammen mit einer selbstüberprüfenden Testbench in Icarus Verilog und teile Wellenform-Screenshots (GTKWave), die das korrekte funktionale Verhalten zeigen.
Geeignet für: Unterstützung bei Kursarbeiten, kleine FPGA-Projekte, Debuggen bestehender RTL, das nicht wie erwartet funktioniert, oder das Überprüfen deines Designs anhand einer Spezifikation.
Was du bekommst: RTL-Datei(en), Testbench, Wellenform-Ausgabe und eine kurze Erklärung, was verifiziert wurde.
Plattform:
Andere
Sensoren:
Andere
Expertise:
Debuggen
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Im Test
•
Programmierung
FAQ
Automatische Übersetzung
Kannst du meinen bestehenden Verilog-Code debuggen, anstatt neuen Code zu schreiben?
Ja — schick mir deinen Code und eine Beschreibung des Problems, und ich werde ihn debuggen, die Ursache erklären und korrigierten Code mit einer Testbench teilen, die die Lösung beweist.
Kannst du bei meinem College-/Uni-Auftrag helfen?
Ja, ich helfe regelmäßig bei Kursarbeiten im Bereich Verilog — FIFOs, FSMs, Zähler, ALUs und ähnliche digitale Logikmodule.
