Ich entwerfe synthesizable rtl und systemverilog uvm testbench

Einige Informationen wurden automatisch übersetzt.

Pakistan

Ich spreche Englisch, Urdu

ASIC Digital-Design- und Verifizierungsingenieur

Ich bin ein Digital-Design- und Verifizierungsingenieur mit über 3 Jahren Erfahrung in ASIC und FPGA. Ich arbeite hauptsächlich mit SystemVerilog, mit Python und C++ für Referenzmodelle und Scripting....

Über diesen Service

Ich bin ein Digital-Design- und Verifizierungsingenieur mit über 3 Jahren praktischer Erfahrung in ASIC- und FPGA-Arbeiten. Den Großteil meines Tages verbringe ich mit SystemVerilog, und ich nutze Python und C++ für Referenzmodelle, Skripte und Prüfwerkzeuge.

Wobei ich helfen kann:

- SystemVerilog RTL-Design und selbstüberprüfende Tests

- Überprüfung von Bus-Schnittstellen, insbesondere AXI4

- Verifikation von Prozessoren und RISC-V mit Open-Source-Test-Suiten

- RTL-Design und -Bereinigung, inklusive Lint-Fehlerbehebung

- Python-Modelle zur Verhaltensprüfung, bevor du dich für RTL entscheidest

- Makefile-Flows und Dateilisten für Simulationen

Tools: Synopsys VCS, Cadence Xcelium, Xilinx Vivado und MATLAB/Simulink, wenn ein Modell benötigt wird.

So arbeite ich: Schick mir deine Spezifikation und dein RTL vor der Bestellung. Ich lese sie durch und sage dir, was ich realistisch liefern kann und wie lange es dauert. Die Lieferungen umfassen RTL-Design, Testbench, Lauf-Skripte, Design-Dokumentation und eine kurze Notiz darüber, was getestet wurde und was nicht.