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Ich entwickle und überprüfe RTL-Designs mit Verilog, SystemVerilog und UVM

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Osama

Pakistan

Ich spreche Urdu, Paschtunische Sprache, Englisch
FPGA- und RTL-Design-Ingenieur mit praktischer Erfahrung in Xilinx Zynq RFSoCs, RISC-V-Prozessordesign und SystemVerilog-Verifikation. Ich habe Multicycle- und Pipelined-Prozessoren von Grund auf geba...
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Über diesen Service

Suchst du nach einem zuverlässigen Ingenieur, der deine RTL- und FPGA-Projekte entwirft, überprüft oder debuggt? Dann bist du hier genau richtig.

Ich spezialisiere mich auf RTL-Design und funktionale Verifikation mit SystemVerilog und UVM. Mit praktischer Erfahrung aus der Industrie und der akademischen Forschung liefere ich Arbeit in Produktionsqualität, nicht nur Code, der simuliert.

Was ich für dich tun kann:

  • RTL-Designs in Verilog / SystemVerilog schreiben und verifizieren
  • Schichtweise UVM-Testbänke aufbauen (Treiber, Monitor, Scoreboard, Coverage)
  • SPI-, UART-, AXI- und Wishbone-Schnittstellen verifizieren
  • FPGA-Implementierung mit Xilinx Vivado / Quartus
  • Timing-Analyse, Synthese und Debugging
  • Simulation mit QuestaSim oder Cadence Xcelium

Ich habe Multicycle- und pipelined RISC-V-Prozessoren entworfen, SPI-Kerne mit vollständigen UVM-Umgebungen verifiziert und mit Xilinx Zynq RFSoCs in professionellen RF-Systemen gearbeitet. Derzeit bin ich Forschungsmitarbeiter an der GIST University in Südkorea.

Klare Kommunikation, pünktliche Lieferung und sauber dokumentierter Code sind für mich selbstverständlich. Schreib mir vor deiner Bestellung, damit wir deine genauen Anforderungen besprechen können.

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develop and verify rtl designs using verilog, systemverilog and uvm
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