Ich entwerfe Verilog RTL für FPGA-, ASIC- und VLSI-Projekte

Brauchst du synthesizable Verilog/SystemVerilog RTL für ein FPGA- oder ASIC-Projekt?

Ich bin Doktorand im Bereich VLSI-Architektur mit 5 Jahren Industrieerfahrung in der Entwicklung sicherheitskritischer ADAS-Hardware bei TCS. Ich übersetze Spezifikationen und Algorithmen in sauberen, modularen, produktionsbereiten RTL, die für Synthese, Timing und Fläche optimiert sind.

Alle RTL werden von Grund auf neu geschrieben und mit klarer Dokumentation, Verifikationssupport und modularen Programmierpraktiken geliefert.

️ Häufige Projekte & Schnittstellen:

• Protokolle: UART, SPI, I2C, I2S
• Verbindungen: AXI4, AHB Schnittstellen
• Steuerlogik: Custom FSMs
• DSP: Filter (Gabor, FIR), Signalverarbeitung
• Hardware KI: Neuronale Netzwerke, CORDIC

️ Kernkompetenzen:

• RTL-Design: Verilog & SystemVerilog
• FPGA: Xilinx Vivado (Zynq/Artix), Intel Quartus
• ASIC-Prozess: Synthesizable RTL für strikte timing-optimierte Designs
• Verifikation: Selbstüberprüfende Testbenches & Wellenform-Debugging (ModelSim/XSim)

Lieferumfang:

• Synthesizable Quellcode
• Testbench & Simulationsergebnisse
• Microarchitektur-Dokumentation

Kontaktiere mich vor der Bestellung, um Spezifikationen und Zielgeräte zu besprechen!