Ich implementiere DSP-Algorithmen in Verilog RTL

Senior DSP- & Hardware-Architekt | 10 Jahre Erfahrung

Mathematik ist in Software günstig, in Hardware teuer. Verschwende keine FPGA-Ressourcen an aufgeblähte IP-Kerne. Ich übersetze komplexe Digital Signal Processing (DSP)-Algorithmen in maßgeschneidertes, hochgeschwindigkeitsfähiges physisches Silizium.

Als VLSI-Architekt auf Doktoratsniveau mit einem Jahrzehnt Erfahrung, darunter 5 Jahre industrielle ADAS-Entwicklung bei TCS-EISI, spezialisiere ich mich auf die Übersetzung fortschrittlicher mathematischer Modelle in optimiertes RTL. Ich entwerfe maßgeschneiderte Pipelines, die strengen Power-, Performance- und Area-Anforderungen auf FPGA- und ASIC-Zielen gerecht werden.

Fachgebiete:

• Fortschrittliches CORDIC: Hochleistungsarchitekturen, inklusive SAM-CORDIC-Implementierungen mit festverdrahteten Steuerungseinheiten.
• Komplexe Filter: Raum- & Frequenzbereichsfilter, die Bit-serial- und Sum-of-Three-Terms-Annäherungen für Log-Gabor-Logik nutzen.
• Hochgeschwindigkeits-Datenpfade: Maßgeschneiderte MAC-Einheiten, FFT-Pipelines und Matrixoperationen.
• Übersetzung: Umwandlung von Python/MATLAB-Algorithmen in bit-genaues Verilog/SystemVerilog.

Warum ich? Praxisnahe Zuverlässigkeit, gestützt durch fortschrittliche Forschung.

Hinweis: Kontaktiere mich mit deinem mathematischen Modell, bevor du bestellst!

#DSP #Verilog #FPGA #CORDIC #MATLAB