Ich entwerfe, debugge und simuliere Verilog RTL-Projekte für FPGA

Ich bin Elektrotechnik-Student mit 3 Jahren Erfahrung in Digital Logic Design, Verilog HDL und RTL-Entwicklung. Ich habe Erfahrung in digitalen Schaltungen, FSM-Design, Zählern, ALU-Implementierungen und simulationsbasierten Hardware-Design-Projekten.

Meine Fachgebiete umfassen:

• RTL-Design mit Verilog
• Finite State Machine (FSM) Design
• Kombinatorische und sequentielle Schaltungen
• Zähler, Register, ALU, Multiplexer
• Testbench-Erstellung und Wellenformanalyse
• Simulation mit ModelSim und Vivado
• Digitale Schaltungssimulation in Proteus und Logisim
• Debugging und Optimierung von Verilog-Code
• FPGA-freundliche digitale Designkonzepte

Ich setze mich dafür ein, starke professionelle Beziehungen aufzubauen, indem ich saubere, organisierte und verständliche Arbeit liefere, mit angemessener Kommunikation und pünktlicher Lieferung.

Was du bekommst:

• Verilog-Quellcode
• Gut kommentierte RTL-Module
• Testbenches
• Simulationsergebnisse und Wellenformen
• Wahrheitstabellen (falls erforderlich)
• Schematische oder logische Erklärung
• Angemessene Dokumentation und Kommentare

Ich kann bei folgendem helfen:

• Uni-Projekte
• Laboraufgaben
• Persönliche RTL-Projekte
• Anfänger- bis mittlere digitale Systeme

Hinweis: Bitte kontaktiere mich, bevor du eine Bestellung aufgibst