Ich entwerfe RTL in Verilog, SystemVerilog oder VHDL mit Testbench

Benötigst du sauberes, funktionierendes RTL für dein FPGA- oder Digitaldesign-Projekt? Ich bin Design- und Verifikationsingenieur am NUST Chip Design Center und halte Zertifikate von RISC-V International und Xilinx FPGA.

Was ich liefere:

- Synthesefähiges RTL in Verilog, SystemVerilog oder VHDL

- Einen Testbench mit Simulationswellenformen

- Zustandsautomaten, Zähler, ALUs, FIFOs, UART/SPI/I2C und Speichercontroller

- Debugging und Optimierung deines bestehenden Codes

- Kurze Design-Dokumentation mit Blockdiagramm

So funktioniert es:

1. Schick mir deine Spezifikation oder bestehenden Code, Zielgerät und Simulator.

2. Ich bestätige Umfang, Preis und Zeitplan, bevor du bestellst.

3. Ich liefere Quellcode, Testbench, Wellenformen und Notizen.

4. Revisionen sind in jedem Paket enthalten.

Bitte schreib mir zuerst, damit ich prüfen kann, ob dein Projekt passt. Ich antworte in etwa einer Stunde. Brauchst du vollständige UVM-Verifikation? Sieh dir mein UVM-Gig an.