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Ich werde dein SystemVerilog Verilog Code mit klaren Erklärungen debuggen
Eingebettete Systeme, System Verilog, VHDL
Ich arbeite im Bereich digitales Design und Verification, wo ich täglich SystemVerilog und UVM nutze. Ich habe mehrere Projekte mit SystemVerilog und UVM entworfen und verifiziert, sowie einige Arduin...
Über diesen Service
Ich bin Digital Verification Engineer und arbeite praktisch mit SystemVerilog und UVM. Ich habe persönlich einen FIFO-Modul in SystemVerilog entworfen und verifiziert, sowie mehrere Arduino-basierte Embedded-System-Projekte umgesetzt.
Wenn dein SystemVerilog/Verilog-Code einen Fehler hat, nicht richtig synthetisiert wird oder dein Testbench sich nicht wie erwartet verhält, finde ich das Problem, behebe es und sende dir eine klare schriftliche Erklärung, was falsch war und warum, damit du die Lösung wirklich verstehst, nicht nur bekommst.
Wobei ich helfen kann:
Syntax- und Logikfehler in Verilog/SystemVerilog
Testbench-Debugging
FSM- und Datenpfad-Probleme
Konzeptklärung im Zusammenhang mit deinem tatsächlichen Code
Hinweis: Ich biete Debugging und Erklärungen an, keine vollständige Ghostwriting-Arbeit für Aufgaben, damit die Arbeit wirklich dir gehört.
Sende deinen Code und eine Fehler- oder Problem-Beschreibung, und ich lege los.
Plattform:
FPGA
Expertise:
Debuggen
•
SoC-Optimierung
•
Im Test
