Ich werde Verilog- und SystemVerilog-Code schreiben und debuggen

Ich bin ein Design Verification Engineer mit Erfahrung in Verilog und SystemVerilog. Ich kann dir bei RTL-Coding, Verilog/SystemVerilog-Debugging, Testbench-Entwicklung, Simulation und grundlegender funktionaler Verifikation helfen.

Ich schreibe sauberen und synthesefähigen RTL-Code basierend auf deinen Anforderungen und helfe dabei, Coding- oder Simulationsprobleme zu erkennen und zu beheben. Ich kann auch grundlegende Verifikationsumgebungen und SystemVerilog-Assertions entwickeln, um das RTL-Verhalten zu überprüfen.

Ich arbeite an digitalen Designmodulen, einfachen RTL-Designs, Simulationsproblemen, Debugging und Verifikationsaufgaben. Zuerst verstehe ich deine Anforderungen und liefere dann eine klare und zuverlässige Lösung.

Bitte teile deine Projektanforderungen, Spezifikationen, bestehenden RTL/Testbench-Code, erwartete Funktionalität, Eingaben, Ausgaben, Takt-/Reset-Details und etwaige Fehlermeldungen, bevor du eine Bestellung aufgibst. Das hilft mir, dein Projekt richtig zu verstehen und die benötigte Lösung zu liefern.

Ich lege Wert auf sauberen Code, Genauigkeit, klare Kommunikation und pünktliche Lieferung. Der Quellcode wird entsprechend des gewählten Pakets bereitgestellt.