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Ich entwerfe und verifiziere dein FPGA in SystemVerilog oder HLS
Embedded Systems, FPGA und Software Engineer!
FPGA- und Embedded-Engineer, front-end hardware-orientiert. Ich entwerfe und prüfe Verilog/SystemVerilog und HLS-Blöcke – von kleinen Modulen bis zu AXI-verbundenden Beschleunigern und kompletten SoC-...
Über diesen Service
Suchst du nach FPGA- bzw. Digital-Front-End-Design, das auch auf echtem Hardware funktioniert und nicht nur Code, der kompiliert? Ich entwerfe und verifiziere RTL (Verilog/SystemVerilog) oder baue HLS-Designs, die C in effiziente Hardware schneller verwandeln.
WAS ICH MACHE
RTL: FSMs, Datenpfade, FIFOs, Speichercontroller, AXI, DSP, Krypto, fortschrittliche Prozessorarchitekturen (OoO, VLIW) usw. – nur einige davon
Verifikation: SystemVerilog-Testbenches mit Assertions, Wellenformen und Coverage-Ergebnissen
HLS: C/C++ zu RTL in Vitis HLS, optimiert für Durchsatz/Fläche, verkürzt die Entwurfszeit
Optimierung: Synthese, Timing-Closure, Ressourcen- und Stromreduktion
Fehlerbehebungen: fehlgeschlagene Simulationen, Synthese-Fehler, Timing-Verletzungen
WERKZEUGE
Vivado, Vitis HLS, Quartus, ModelSim/Questa, Verilator, Python-Skripting auf AMD/Xilinx- und Intel-FPGAs
WIE ES FUNKTIONIERT
1. Du schickst die Spezifikation, Ziel-FPGA und Constraints
2. Ich bestätige Umfang und Zeitplan
3. Ich liefere in Meilensteinen mit Updates
4. Wir iterieren kostenfrei, bis der Entwurf deiner Spezifikation entspricht, innerhalb der ursprünglichen Vorgaben
5. Du erhältst sauberen, kommentierten Quellcode, Testbench und Simulationsresultate in einer gut dokumentierten Datei
Nicht sicher, ob es passt? Schreibe mir vor der Bestellung und ich sage dir ehrlich, ob ich dir helfen kann.
Plattform:
FPGA
FAQ
Automatische Übersetzung
Soll ich RTL (Verilog/SystemVerilog) oder HLS wählen?
RTL bietet volle Kontrolle über Timing und Area. HLS wandelt C/C++ schneller in Hardware um, was sich für algorithmuslastige Entwürfe eignet. Sag mir deine Ziele und ich empfehle die beste Lösung.
Bleiben meine Codes und Ideen vertraulich?
Ja. Deine Spezifikationen, Code und Ergebnisse werden nur für deinen Auftrag verwendet und niemals weitergegeben. Wenn dein Projekt sensible Daten enthält, unterschreibe ich gern eine NDA, bevor du etwas schickst.
Arbeitest du mit VHDL?
Mein Fokus liegt auf Verilog/SystemVerilog und HLS, aber ich designe auch in VHDL. Falls dein Projekt VHDL-basiert ist, schreib mir zuerst mit den Details, damit wir prüfen können, ob ich der richtige Partner bin, bevor du orderst.
Mein Projekt ist größer als die Gig-Pakete. Was nun?
Schreibe mir mit deinen Anforderungen und ich erstelle dir ein individuelles Angebot mit festem Preis und Lieferzeit, das dem tatsächlichen Umfang entspricht—damit es keine Überraschungen gibt. Paketangebote dienen nur als Orientierung.
