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Ich erstelle ASIC-Design, RTL-Verifikation und Physical Design
FPGA-RTL-Designingenieur (Verilog, SystemVerilog, UVM, RISC V)
Hallo! Ich bin Jamshaid Abbas, ein leidenschaftlicher und detailverliebter Elektroingenieur mit praktischer Erfahrung in:
✅ Schaltungsdesign & Simulation (Proteus, Multisim, PSpice, MATLAB)
✅ RISC-V P...
Über diesen Service
<p suchst du professionelle Unterstützung bei ASIC-Design, RTL-Verifikation oder Physical Design?
Ich bin Elektroingenieur mit praktischer Erfahrung im digitalen IC-Design, SystemVerilog/UVM-Verifikation und RTL-zu-GDSII-Designabläufen.
Meine Dienstleistungen umfassen:
- Spezifikationen in synthesizable Verilog/SystemVerilog RTL
- RTL-Entwicklung, Debugging und Optimierung
- Einfache gerichtete und selbstüberprüfende Testbenches
- UVM-Testbench-Entwicklung, Agents, Sequences, Drivers, Monitors und Scoreboards
- SystemVerilog Assertions (SVA) und Coverage-Analyse
- Funktionale Simulation und Regressionstests
- Logiksynthese, Timing- und Flächenanalyse
- Physical Design: Floorplanning, Placement, CTS, Routing und Implementierungsberichte
Tools:
Cadence Xcelium, Genus, Innovus und geeignete Open-Source-Flow-Tools mit Yosys, OpenROAD, Verilator oder Icarus Verilog.
Lieferumfang: RTL/Testbench-Dateien, Skripte, Simulationsergebnisse, Verifikationsberichte und relevante Physical Design-Ausgaben.
Kommerzielle Tools und PDK-abhängige Arbeiten erfordern entsprechenden lizenzierten Zugang.
Bitte kontaktiere mich mit deinen Spezifikationen, bevor du eine Bestellung aufgibst.
Mein Portfolio
FAQ
Automatische Übersetzung
Kannst du sowohl einfache als auch UVM-basierte Testbenches entwickeln?
Ja. Ich kann gerichtete, selbstüberprüfende SystemVerilog-Testbenches und strukturierte UVM-Verifikationsumgebungen entsprechend der Komplexität des Designs entwickeln.
Kannst du Cadence- und Open-Source-Tools verwenden?
Ja, der Implementierungsansatz kann Cadence Xcelium, Genus, Innovus oder geeignete Open-Source-Alternativen nutzen. Kommerzielle Tools erfordern gültigen Lizenzzugang, und die Ausgaben des Physical Designs hängen von den bereitgestellten Technologie-Dateien ab.
