Ich biete Dienstleistungen im Bereich digitales Design und Verifikation mit etwa 6 Jahren Erfahrung an

Ich habe über 6 Jahre professionelle Erfahrung in digitaler Logik, Systemdesign und Verifizierung. Ich verfüge über fundierte Kenntnisse in Verilog, SystemVerilog, UVM und Python und habe viele Projekte professionell und privat in diesen Sprachen durchgeführt. Einige der wichtigsten Projekte sind unten aufgeführt:

- Planung der Verifizierung komplexer digitaler Designblöcke durch vollständiges Verständnis der Designspezifikation und Zusammenarbeit mit RTL-Ingenieuren, um wichtige Verifizierungsszenarien zu identifizieren

- Erstellung und Durchführung von Testplänen für die Verifizierung

- Architektur-/Mikroarchitektur-Verifizierung der RISCV-Debug-Modul-Implementierung auf proprietärem ISS sowie auf High-End-Server-Core RTL

- Verstehen der architektonischen Spezifikationen, Schreiben von gezielten C- und Assembly-Tests für funktionale Verifizierung und

Abdeckung (Code + funktional) Abschluss

- Durchführung von Regressionen und Debugging von Trace-Fehlern in 22 High-End-Kernen

- Entwicklung von Post-Sim- und Automatisierungsskripten in Python, Ruby und Bash

- Zusammenarbeit mit dem Partnerteam unseres Kunden in San Mateo, CA, USA, was wöchentliche Meetings beinhaltete

- Erfahrung mit Mentor Graphics Tools wie QuestaSim und Visualizer

- SweRV Core (von Western Digital) Verifizierung