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Ich führe RTL-Überprüfung durch und entwickle UVM-Testbenches für FPGA und ASIC
🔧 Ich bin Haseeb, ein Hardware-Design-Ingenieur mit Fachkenntnissen in RTL-Design, VHDL, SystemVerilog, FPGA-Entwicklung und RISC-V-Architektur. Ich arbeite mit Xilinx-, Intel- und Lattice-FPGAs und ...
Über diesen Service
RTL VERIFICATION ENGINEER | UVM · SystemVerilog · FPGA · ASIC
Passt dein RTL durch den Lint, scheitert aber im Silicon? Fehler, die spät entdeckt werden, kosten das 10-fache. Ich finde sie auf Testbench-Ebene vor dem Tapeout.
Ich bin ein professioneller Verification Engineer, spezialisiert auf die funktionale Verifikation von FPGA- und ASIC-Designs mit SystemVerilog und UVM. Ich baue Verifikationsumgebungen, die echte Bugs finden, echte Coverage schließen und dir Sicherheit geben, dass dein RTL korrekt ist.
WAS ICH BEREITSTELLE
UVM-Testbench-Entwicklung (Agent, Sequencer, Driver, Monitor, Scoreboard)
Directed & constrained-random Testplanung
SVA Assertions, Protocol Checker, Property Specs
Coverage-gesteuerte Verifikation (funktional + Code Coverage)
Protokollverifikation: UART, SPI, I2C, AXI4, APB, AHB
Verification IP (VIP) Integration
Simulation & Waveform-Debugging (ModelSim, QuestaSim, VCS, Xcelium)
Fehlerberichte mit reproduzierbaren Testfällen
SCHREIBE MIR VOR DER BESTELLUNG
Teile dein RTL, Protokoll-Spezifikation und Coverage-Ziele, ich bestätige Umfang und Zeitplan.
Lass uns es beim ersten Mal richtig verifizieren.
Plattform:
FPGA
FAQ
Automatische Übersetzung
Schreibst du komplette UVM-Umgebungen oder nur eigenständige Testbenches?
Beides. Das Basispaket beinhaltet eine directed SystemVerilog-Testbench. Die Standard- und Premium-Pakete liefern eine vollständige geschichtete UVM-Umgebung — UVM-Agent (Sequencer, Driver, Monitor), Scoreboard, Referenzmodell und wiederverwendbare Testsequenzen. Die Umgebung ist so strukturiert, dass dein Team sie nachträglich erweitern kann.
Welche Simulatoren unterstützt du?
Ich arbeite mit ModelSim, QuestaSim, Synopsys VCS. Sag mir einfach, welchen Simulator dein Team nutzt, und ich sorge dafür, dass die Testbench in dieser Umgebung sauber kompiliert und läuft — inklusive der richtigen Kompilierungsflags und Scriptabläufe.
Kannst du benutzerdefinierte oder proprietäre Protokolle über UART/SPI/I2C/AXI hinaus verifizieren?
Ja. Ich kann einen protocol-spezifischen UVM-Agenten für jede benutzerdefinierte Schnittstelle erstellen, basierend auf einer Spezifikationsdokumentation oder Waveform-Beschreibung. Für Standardprotokolle (AXI4, AXI4-Lite, AXI4-Stream, APB, AHB, AMBA) kann ich bestehende VIPs einsetzen oder konfigurieren oder einen leichten, benutzerdefinierten Agenten basierend auf deinem Budget bauen.
Ich habe eine fehlerhafte Simulation, weiß aber nicht, wo der Fehler liegt. Kannst du debuggen?
Absolut. Teile dein RTL, Testbench, Simulator-Log und alle fehlerhaften Waveform-Dumps (.vcd/.fsdb). Ich finde die Ursache des Fehlers, erkenne, ob es ein RTL-Fehler, ein Problem in der Testbench oder eine Timing-/Schnittstellenabweichung ist, und liefere einen klaren Fehlerbericht mit einer Fix-Empfehlung oder korrigiertem Code.
