Ich entwerfe, debugge und optimiere riscv digitale Systeme mit SystemVerilog und C

Ich bin ein Digital Design Engineer mit über 2 Jahren Erfahrung in digitalen Systemen und Computerarchitektur in der Halbleiterbranche.

Ich biete RISCV RTL-Entwicklung, Verifikation und Debugging mit SystemVerilog und Verilog an, abgestimmt auf branchenübliche Hardware-Entwicklungs- und Verifikationsprozesse. Mein Fokus liegt auf sauberem, synthesefähigem RTL, funktionaler Genauigkeit und verifikationsgetriebener Umsetzung.

Ich habe praktische Erfahrung mit Single-Cycle- und pipelined Prozessoren, einschließlich 16-Bit- und 32-Bit-RISC-Architekturen, sowie UART- und AMBA AXI-Schnittstellen unter Verwendung von Vivado-basierten Workflows.

Was ich machen kann

RTL-Entwicklung

• SystemVerilog / Verilog RTL-Implementierung
• Modularer und synthesefähiger Programmierstil
• Datenpfad- und Steuerlogik-Implementierung
• Prozessor-Mikroarchitektur-Arbeiten

Verifikation & Debugging

• Verifikations-Testplanung
• Directed Testbench-Implementierung
• RTL-Debugging und Wellenformanalyse
• Funktionale Validierung und Problemisolierung

Protokolle & Schnittstellen

• UART-Implementierung und Validierung
• AMBA AXI-Protokollhandling

Kontaktiere mich gerne für eine Diskussion, bevor du eine Bestellung aufgibst.