Kategorien durchsuchen
Entdecken
Fiverr Pro
Deutsch
$
USD
Ich entwerfe Verilog- und SystemVerilog RTL FPGA-Module
Hallo, ich bin Fahad Ahmad, Elektroingenieur mit Expertise in Verilog-Codierung, MATLAB/Python-zu-Verilog-Konvertierung und FPGA-Implementierung. Ich biete präzise und hochwertige digitale Designlösun...
Über diesen Service
Brauchst du sauberen, synthesefähigen Verilog/SystemVerilog RTL-Code, der in Hardware wirklich funktioniert und nicht nur simuliert?
Ich bin Elektroingenieur mit Schwerpunkt auf Digital-IC-Design und derzeit in fortgeschrittenen ASIC/RTL-Design-Flows geschult. Ich habe ein vollständiges RISC-V SoC (5-stufig pipelined RV32I-Kern mit Branch Prediction) auf einem Xilinx Artix-7 FPGA entworfen und validiert, wobei ich die vollständige Timing-Abschluss erreicht habe, ohne Setup-/Hold-Verletzungen bei etwa 76.000 Endpunkten.
WAS ICH BAUE:
FSMs, Zähler, MUXes, ALUs
UART-, SPI-, I2C-Schnittstellen
FIFOs, Speichercontroller, Arbitratoren
Pipelined Datenpfade & Steuerungseinheiten
CDC-sichere Designs
Benutzerdefinierte Logik nach deiner Spezifikation
WAS DU BEKOMMST:
Sauberen, kommentierten, synthesefähigen RTL-Code
Simulationswellenformen, die die Korrektheit beweisen
Dateien, die mit Vivado, ISE, ModelSim, Quartus kompatibel sind
Klare Erklärung des Designs
TOOLS: Xilinx Vivado, Xilinx ISE, ModelSim, Intel Quartus Prime
Von einem einzelnen Modul bis hin zu einem vollständigen Datenpfad/Steuerung, ich entwerfe es korrekt, synthesefähig und gut lesbar.
Sende mir deine Spezifikation vor der Bestellung, damit ich Umfang und Zeitplan bestätigen kann.
Plattform:
FPGA
FAQ
Automatische Übersetzung
Stellst du eine Testbench mit dem Basic-Paket bereit?
Das Basic-Paket enthält Screenshots der Simulationswellenformen, um die Funktionalität zu beweisen, aber eine formale Testbench-Datei ist ab dem Standard-Paket enthalten. Sag mir Bescheid, wenn du eine Testbench zum Basic-Paket als benutzerdefiniertes Angebot hinzufügen möchtest.
Welche Werkzeuge verwenden Sie?
Xilinx Vivado, Xilinx ISE, ModelSim und Intel Quartus Prime. Ich liefere Dateien, die mit dem jeweiligen Tool kompatibel sind – sag mir einfach vorher Bescheid.
Kannst du eine bestimmte FPGA-Platine (Artix-7, Nexys A7 usw.) ansteuern?
Ja. Ich habe direkt mit Xilinx Artix-7 und Nexys A7 Boards gearbeitet. Wenn du board-spezifische Constraints (XDC/UCF-Dateien) oder Bitstream-Generierung brauchst, füge die Vivado-Synthese-Extras hinzu oder schreib mir vorher.
Ich habe nur eine grobe Idee, kein vollständiges Pflichtenheft – kannst du trotzdem helfen?
Ja, schreib mir vor der Bestellung. Ich helfe dir, deine Idee in eine klare Modul-Spezifikation umzuwandeln, damit wir den Umfang abklären, bevor die Arbeit beginnt.
Machst du auch SystemVerilog-Verifikation (UVM, constrained-random)?
Ja, das ist ein separates Gig auf meinem Profil, das sich speziell auf Verifikation/UVM konzentriert – schau dir meine Gig-Liste an. Dieser Gig ist für RTL-Design; die Verifikations-Gig ist für Testbenches und coverage-gesteuerte Verifikation.
Was, wenn mein Design nach der Synthese die Timing-Anforderungen nicht erfüllt?
Wenn du das Premium-Paket oder das Synthese-Add-on buchst, werde ich das Design iterieren, um Timing-Verletzungen innerhalb des Revision-Scopes zu beheben.
