Ich entwerfe einen benutzerdefinierten riscv CPU-Kern für dein FPGA- oder ASIC-Projekt

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Hardware-Design-Ingenieur

Ich bin Majid Ali, ein Elektroingenieur mit Schwerpunkt auf RISC-V, SoC und ASIC-Design. Mit fundiertem Fachwissen in Verilog, SystemVerilog, UVM, C\C++, Python und RISC-V Assembly bringe ich einen so...

Über diesen Service

Ich spezialisiere mich auf benutzerdefiniertes RISC-V-Prozessor-Design, maßgeschneidert nach deinen Vorgaben, von minimalen RV32I-Kernen bis hin zu pipelined Architekturen mit zusätzlichen Modulen.

Du erhältst:

Benutzerdefinierte RISC-V-CPU-Architektur (Single-Cycle, Multi-Cycle oder 5-Stage Pipelined)
RTL-Design in Verilog HDL
Simulations-Testbench mit Wellenform-Ergebnissen (ModelSim / QuestaSim)
Instruction- und Daten-Speicherintegration
Unterstützung für RV32I oder dein benutzerdefiniertes Befehlssatz-Set
Optionale Hazard-Erkennung, Forwarding-Einheit und Steuerlogik
Modularer, sauberer und gut kommentierter Code
Detaillierte Dokumentation und Erklärung (falls benötigt)

Lieferumfang:

Verilog-Quelldateien (.v)
Testbench für Simulationen
Wellenform-Screenshots / .do-Dateien
PDF des Prozessor-Datenpfads / Blockdiagramm
Dokumentation, die Module und Ablauf erklärt (Standard & Premium)

Warum mich wählen?

Elektroingenieur mit praktischer Erfahrung in Computer-Architektur und RTL-Design
Praktische Erfahrung mit benutzerdefinierter SoC-Entwicklung
Verifizierte Designs mit Industrie-Tools wie ModelSim, QuestaSim, Xilinx Vivado und FPGA-Boards