Ich entwerfe FPGA und RTL mit Verilog und SystemVerilog

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Ejaz Khanzada

Pakistan

Ich spreche Paschtunische Sprache, Englisch, Urdu, Deutsch

Ich schreibe Verilog-, VHDL- und SystemVerilog-Code für RTL-Design und Verifikation

Ich bin Elektroingenieur mit Schwerpunkt auf Verilog und SystemVerilog für digitales Design und Verifikation, mit starkem Fokus auf FPGA-basierte Systeme. Ich habe Erfahrung in RTL-Design, Testbench-...
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Über diesen Service

Über dieses Gig

Ich liefere synthetisierbaren und gut dokumentierten Verilog-, VHDL- und SystemVerilog-Code für FPGA-basierte Designs, inklusive kombinatorischer/sequenzieller Logik, KI-Beschleuniger (z.B. LeNet-5, CNNs, Perzeptron) und Hardware-Sicherheitsimplementierungen (z.B. TrustZone, AES). Ich sorge für hochwertige Simulationen (ModelSim, Vivado) und erfolgreiche FPGA-Implementierungen mit führenden Toolchains.

Tools & Frameworks:

  • Xilinx
  • Vivado
  • Vivado HLS
  • SDK
  • Vitis
  • Quartus
  • ModelSim
  • Cadence
  • Tanner EDA
  • RTL-Design und Simulation

Boards:

Xilinx und Altera (Intel) FPGAs

Was ich anbiete:

  • RTL-Codierung für digitale Schaltungen
  • FPGA-basierte KI/ML-Beschleuniger-Designs
  • Sichere Hardware-Implementierungen
  • Funktionale Testbenches & Simulationen
  • Synthese und FPGA-Bitstream-Generierung

Warum du mich wählen solltest?

  • Praktische Projekterfahrung
  • Starke Hardware-/Software-Co-Design-Fähigkeiten
  • Schnelle, professionelle Lieferung mit Dokumentation

Lass uns deine nächste FPGA-Lösung entwickeln. Schreib mir, um loszulegen!


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design fpga and rtl using verilog and systemverilog
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