Ich entwerfe einen RISC V oder MIPS Prozessor in Verilog mit Testbench

Steckst du bei einer RISC-V- oder MIPS-Prozessor-Designaufgabe oder einem Projekt fest?

Ich entwerfe, implementiere und simuliere Single-Cycle- und Pipelined-RISC-V/MIPS-Prozessoren in Verilog, um dir zu helfen, die Architektur zu verstehen, deine Frist einzuhalten und deine Prüfung oder Viva mit Selbstvertrauen zu bestehen.

Was du bekommst:

• Sauberer, gut kommentierter Verilog-Code
• Testbench + Simulationswellenformen (ModelSim/QuestaSim/Icarus Verilog + GTKWave)
• Unterstützung für die Kerninstruktionssets RV32I / MIPS (auf Anfrage auch benutzerdefinierte Sets)
• Optionale schriftliche Erklärung/Report zum Datenpfad und Steuerlogik

Warum mit mir arbeiten:

• Fundierter Hintergrund in Computerarchitektur und digitalem Design
• Klare, funktionierende Simulationen, nicht nur Code, der "funktionieren sollte"
• Schnelle, reaktionsschnelle Kommunikation

Bevor du bestellst: Schreibe mir deine ISA-Anforderungen (welche Instruktionen, Single-Cycle oder pipelined, Hazard-Handling erforderlich?), damit ich das passende Paket empfehlen kann.