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Ich werde FPGA- und SoC-Systeme für Bildverarbeitung, Video und DSP entwerfen
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Ich spreche Urdu, Englisch, Französisch, Italienisch, Deutsch, Arabisch, Niederländisch, Spanisch
FPGA, SoC, ASIC und RTL Engineer Verilog SystemVerilog Vivado AI und ML Experte
Ich bin ein Electronic Engineering-Absolvent mit Schwerpunkt FPGA-Design, vom RTL-Konzept bis zum finalen Bitstream. Ich entwerfe in Verilog und SystemVerilog, führe funktionale Verifikation durch und...
Über diesen Service
Electronic Design Engineer mit Fachkenntnissen in FPGA Design Engineer, Verilog/SystemVerilog RTL-Design, Verifikation und Implementierung mit Vivado, Vitis und SDK-Toolchains.
Ich liefere saubere, gut dokumentierte FPGA-Lösungen für digitales Design, SoC
Integration und AI/ML-Einsatz auf Edge-Geräten.
Von der Konzeption bis zum Bitstream übernehme ich den vollständigen Designzyklus mit Präzision
und pünktlicher Lieferung.
Mehrsprachig (Englisch, Urdu, Arabisch, Französisch, Deutsch) bereit, mit
Kunden weltweit zusammenzuarbeiten.
Lass uns etwas Kraftvolles bauen. Schreib mir noch heute.
FAQ
Automatische Übersetzung
Welche FPGA-Boards und Plattformen unterstützt du?
Ich unterstütze Xilinx/AMD (Artix-7, Zynq, Spartan-6/7), Intel/Altera (Cyclone IV/V, Arria, Stratix) und Lattice (ECP5, iCE40). Wenn du ein anderes Board hast, schreib mir zuerst und ich bestätige die Kompatibilität.
Stellst du Simulationsergebnisse und Wellenformen bereit?
Ja. Alle Standard- und Premium-Pakete beinhalten Simulation-Wellenform-Screenshots und einen kurzen Verifikationsbericht als Nachweis, dass das Design vor der Lieferung voll funktionsfähig ist.
Kannst du anhand eines Blockdiagramms, einer Spezifikation oder einer groben Idee arbeiten?
Absolut. Du kannst ein Blockdiagramm, eine schriftliche Spezifikation, eine Datenblattreferenz oder sogar eine grobe Beschreibung dessen, was du brauchst, teilen. Ich werde es in sauberen, funktionierenden RTL-Code umsetzen.
Welche Dateien erhalte ich nach Abschluss des Projekts?
Du erhältst alle Quelldateien (.v oder .sv), Constraint-Dateien (.xdc), Simulationstestbench, Wellenform-Screenshots, Synthese- und Implementierungsberichte sowie eine Readme, die das Design erklärt.
