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Ich werde digitale ICs von rtl bis gdsii mit cadence entwerfen
Ich werde Verilog SystemVerilog RTL-Module entwerfen und debuggen sowie Testbenches erstellen
Hallo, ich bin Abdullah Tahir, ein Computer-Ingenieur mit Schwerpunkt auf Digital IC Design und RTL-Entwicklung. Ich arbeite mit Verilog, SystemVerilog, digitaler Logik, Simulation und Verifikation fü...
Über diesen Service
Hallo, ich bin Abdullah, ein Profi im IC-Design mit Schwerpunkt auf digitale IC-Implementierung und physikalische Design-Workflows.
Was ich anbiete:
RTL & Synthesis: Verilog/SystemVerilog RTL überprüfen, Synthese durchführen und Netlists sowie Berichte erstellen.
Physikalisches Design: Floorplanning, Stromplanung, Platzierung, Taktbaum-Synthese (CTS), Routing und Timing-Analyse.
ASIC-Implementierung: Blockniveau-Digitaldesigns durch den RTL-zu-GDSII-Flow.
Analyse: Timing-, Flächen-, Stau- und physikalische Design-Berichte zur Identifikation von Implementierungsproblemen.
GDSII: Layout-Daten für unterstützte Projekte und Technologieflüsse generieren.
Tools:
Cadence Genus
Cadence Innovus
Verilog / SystemVerilog
Digital IC / ASIC Design
Ich konzentriere mich auf organisierte Umsetzung, klare Dokumentation und die Einhaltung deiner Design-Spezifikationen und Constraints.
Bitte kontaktiere mich vor der Bestellung großer oder vollständiger Chip-Projekte, damit ich RTL, PDK/Technologie, Constraints und erforderliche Deliverables prüfen kann.
Viele Grüße,
Abdullah Tahir
FAQ
Automatische Übersetzung
Q1. Was beinhaltet dein RTL-zu-GDSII-Service?
Der Ablauf kann RTL-Review, Synthese, Floorplanning, Stromplanung, Platzierung, CTS, Routing, Timing-Analyse, physikalische Verifikation und GDSII-Generierung umfassen, abhängig vom gewählten Paket und den Projektanforderungen.
Q2. Kannst du mit Verilog und SystemVerilog RTL arbeiten?
Ja. Ich kann Verilog/SystemVerilog RTL für Synthese und digitale IC-Implementierung überprüfen und vorbereiten.
Q3. Welche Cadence-Tools verwendest du?
Ich arbeite hauptsächlich mit Cadence Genus für Synthese und Cadence Innovus für digitales physikalisches Design und Implementierung.
Q4. Kannst du RTL-Synthese durchführen?
Ja. Ich kann das bereitgestellte RTL synthetisieren und die generierte Netlist sowie die Syntheseberichte analysieren.
Q5. Kannst du Platzierung, CTS und Routing durchführen?
Ja. Diese physikalischen Designphasen sind in den Standard- und Premium-Paketen enthalten, abhängig von der Projektkonfiguration und dem Technologiefluss.
Q7. Kannst du GDSII generieren?
Ja, für unterstützte Projekte, bei denen die erforderliche Technologie, Bibliotheken, PDK und Implementierungsfluss vorhanden sind.
Q9. Arbeitest du an vollständigen ASIC- oder Full-Chip-Projekten?
Ich arbeite hauptsächlich an Blockniveau- und kleinen bis mittelgroßen digitalen IC-Projekten. Bitte kontaktiere mich zuerst für große oder Full-Chip-Designs, damit ich die Anforderungen prüfen kann.
